Samsung y SK Hynix, los dos mayores fabricantes surcoreanos de memoria, trabajan en caminos distintos para superar el techo técnico que impone la miniaturización de las celdas DRAM. El problema es concreto: en la generación 1d, la séptima iteración de DRAM en la clase de 10 nm, reducir más el tamaño de las celdas deja de ser rentable porque los métodos clásicos de escalado se agotan.
Durante décadas, el sector creció aumentando la densidad de las celdas sin disparar el coste por bit. Ese modelo llega a su límite técnico justo cuando la demanda de memoria para servidores de inteligencia artificial no da señales de moderarse.
Samsung apuesta por apilar. Su tecnología VS-DRAM plantea una memoria en 16 capas que prescinde de la miniaturización horizontal y aprovecha el espacio vertical para ganar densidad. La arquitectura usa transistores Gate-All-Around, hasta ahora asociados a los procesos lógicos más avanzados, y condensadores horizontales para controlar las fugas eléctricas y reducir las interferencias entre celdas.
SK Hynix toma otro camino. Su estructura 4F² Vertical Gate reduce el área de cada celda manteniendo la compatibilidad eléctrica antes de dar el salto a configuraciones tridimensionales. Para lograrlo incorpora Bit-Line Shielding, que recorta el ruido de acoplamiento, y Shared Back-Gate, que mejora la estabilidad eléctrica. La empresa estudia también el adelgazamiento de matrices para integrar la circuitería periférica de forma más estable en configuraciones de alta densidad.
La urgencia de estas investigaciones viene de los centros de datos. La memoria HBM apila varios chips DRAM en configuraciones de alto ancho de banda, y sus mejoras de rendimiento dependen de lo que ocurra en las celdas subyacentes. El crecimiento de compañías como Palantir, que disparó sus ingresos un 85% en el primer trimestre de 2026 con plataformas de IA, es representativo de una demanda que no da señales de frenarse. Las infraestructuras que sustentan servicios como el asistente virtual SOL de la Comunidad de Madrid, alojadas en cloud de alto rendimiento, exigen cada vez más capacidad de memoria.
Los fabricantes afrontan así una doble presión: reducir el coste por bit y mantener el rendimiento que piden los centros de datos. Ambas exigencias van ligadas a lo que ocurra en las celdas DRAM base.
Dar con la arquitectura correcta es solo la mitad del trabajo. El verdadero reto es hacerla rentable en producción a escala, con costes asumibles y rendimiento alto. El fabricante que antes convierta su diseño en un producto comercial viable consolidará su posición en el mercado de chips de memoria durante los próximos años. Las decisiones que se tomen ahora condicionarán también el avance de los sistemas de computación que dependen de esa memoria.
Es la séptima generación de DRAM en la clase de 10 nm. A partir de aquí, reducir más el tamaño de las celdas para ganar densidad pierde eficiencia, lo que obliga a los fabricantes a buscar arquitecturas alternativas al escalado clásico.
Samsung apuesta por el apilamiento vertical desde el principio con VS-DRAM (16 capas). SK Hynix prefiere llevar al máximo el diseño 2D con 4F² Vertical Gate para asegurar la transición eléctrica antes de pasar a configuraciones tridimensionales.
HBM (High Bandwidth Memory) apila varios chips DRAM en vertical para lograr un alto ancho de banda. Su rendimiento depende de los avances en las celdas DRAM individuales que la componen, de ahí que lo que pase en DRAM base afecte directamente al desarrollo de HBM.
Ninguna de las dos compañías ha fijado una fecha comercial pública. La transición del laboratorio a la producción masiva con costes viables es el principal obstáculo que ambas tienen por delante.
Los modelos de IA necesitan mover grandes volúmenes de datos entre memoria y procesador. Una DRAM más densa y eficiente permite construir sistemas HBM más rápidos y eficientes energéticamente, lo que se traduce en servidores de IA más capaces a menor coste.
Fuente: Noticias Cloud
