IBM está a punto de dar un significativo avance en el campo de la computación cuántica, y esta vez el progreso no proviene de su conocido criostato, sino del hardware clásico que trabaja en conjunto con el procesador cuántico. La compañía ha conseguido implementar corrección de errores cuánticos en tiempo real utilizando FPGAs estándar de AMD, logrando un rendimiento diez veces superior al necesario para su objetivo inmediato de mantener estables los qubits lógicos en memoria cuántica. Este avance promete eliminar uno de los mayores cuellos de botella hacia la tolerancia a fallos.
IBM y AMD anunciaron su colaboración en agosto para explorar arquitecturas de supercomputación cuántico-céntrica, que combinen CPUs, GPUs y FPGAs de AMD con sistemas cuánticos de IBM. En el corazón de este esfuerzo se encuentra el decodificador Relay-BP, un algoritmo mejorado que IBM ha diseñado para códigos LDPC cuánticos, que cumple con los requisitos de flexibilidad, compacidad, velocidad y precisión.
La corrección de errores cuánticos es crucial debido a la fragilidad inherente de los qubits físicos, sujetos a decoherencias y otros errores. Para proteger la información, los qubits físicos se agrupan en qubits lógicos, pero para que sean efectivos, es necesario un decodificador preciso y rápido que pueda inferir y corregir errores en tiempo real.
Aquí es donde entra el hardware clásico. Si el decodificador no es lo suficientemente rápido, los errores se acumulan, degradando el qubit lógico y limitando su funcionalidad. IBM ha enfrentado este desafío con Relay-BP, introduciendo parámetros de memoria heterogéneos y dinámicos para mitigar los ciclos y simetrías problemáticas.
El último avance de IBM ha sido implementar este decodificador en FPGAs de AMD, demostrando que no solo están a la altura del experimento cuántico, sino que se desempeñan diez veces más rápido que el umbral necesario para su proyecto de demostración de memoria cuántica.
Esto se alinea con la hoja de ruta de IBM, que incluye pruebas de decodificación en tiempo real en memoria cuántica a corto plazo y procesamiento lógico a medio plazo, con el objetivo de lograr arquitecturas tolerantes a fallos para finales de la década.
La elección de AMD responde a sus capacidades de ofrecer un stack clásico robusto que permite la integración de pipelines híbridos donde el decodificador puede compartir memoria y red con simulación cuántica, IA de control y orquestación.
Si bien este avance no significa que un procesador completamente tolerante a fallos esté a la vista, representa un progreso incremental que la industria necesita para hacer operativa la computación cuántica práctica. Esto valida el paradigma híbrido de computación cuántica y clásica que IBM y AMD están promoviendo, preparando el terreno para futuras innovaciones en el sector.
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