Intel pretende hacerse un hueco significativo en la carrera de la inteligencia artificial a través del encapsulado avanzado, en lugar de depender únicamente del nodo de fabricación. Según una publicación del medio surcoreano ETNews, Intel Foundry está desarrollando paquetes de 120 × 120 mm específicamente para chips de IA, un formato diseñado para integrar más lógica y, fundamentalmente, aumentar la memoria HBM disponible en un solo conjunto. Esta información se alinea perfectamente con la hoja de ruta que Intel ya había esbozado en su documentación oficial dirigida a clientes de IA y HPC.
El contexto estratégico es evidente: el actual mercado de aceleradores tiene su principal reto no solo en crear el chip más sofisticado, sino en la capacidad para ensamblar grandes bloques de silicio, memoria y entrada/salida dentro de paquetes cada vez más grandes y complejos de producir. Este es el ámbito en el que Intel ve una oportunidad para desafiar el dominio de TSMC con su tecnología CoWoS, que, aunque dominante, enfrenta actualmente tensiones de capacidad y costos, exacerbadas por la creciente demanda de chips de IA.
El incremento de tamaño del paquete de 100 × 100 mm a 120 × 120 mm representa un aumento del área del 44 %, no del 20 % como podría parecer a simple vista. Este aumento considerable facilita la incorporación de más chiplets, pilas de memoria y una red de interconexión más compleja, lo cual potencialmente se traducirá en mayor ancho de banda, capacidad y rendimiento para cargas de trabajo en IA.
Intel ha manifestado durante meses que el avance en inteligencia artificial no dependerá únicamente del aumento de transistores, sino de una combinación de proceso, potencia, memoria y empaquetado. En su evento Intel Foundry Direct Connect 2025, la firma destacó el EMIB-T como una de sus soluciones de packaging enfocadas en satisfacer las futuras demandas de memoria de alto ancho de banda.
La compañía está apostando por EMIB-T, una evolución de su tecnología de puentes de silicio embebidos introducida en 2017. Esta mejora incluye TSV, o vías a través del silicio, que optimizan la entrega de potencia y la integración con memorias HBM4 y enlaces de alta velocidad die-to-die. Intel argumenta que esta arquitectura puede convertir diseños provenientes de otros enfoques de packaging, minimizando la necesidad de rediseño sustancial.
Mientras que claramente el EMIB-T ofrece potenciales ventajas en términos de coste y eficiencia para grandes paquetes, desplazarse rápidamente al frente de TSMC no será sencillo. Aunque CoWoS aún es la plataforma líder y preferida por compañías como NVIDIA y AMD, la creciente presión del mercado por explorar alternativas más eficientes abre una ventana de oportunidad para Intel en el campo del packaging de gran formato.
En lo referente a alianzas con NVIDIA o AMD, aún no hay confirmaciones oficiales de contratos para incorporar este nuevo encapsulado en sus futuros productos. Sin embargo, el crecimiento de la demanda de memoria y capacidad de ancho de banda sugiere que la especulación de una posible colaboración no es del todo infundada. La evolución de las necesidades del sector podría ver en el encapsulado avanzado no solo un componente técnico crucial, sino también un terreno decisivo en la competencia futura, ofreciendo a Intel una posición más relevante en la infraestructura de IA de los próximos años.
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